5月25日，华为半导体业务部总裁何庭波的一次演讲、一篇署名论文，引爆了国内芯片产业。
在这次亮相中，华为过去六年的造芯经历，被何总浓缩到了一篇论文、一个理论中和盘托出。
在这些年先进制程技术封锁中，华为半导体团队共量产了361款芯片，并在这些芯片中证实了一个结论：
一味地通过缩小晶体管尺寸的“几何缩微”来提升晶体管密度和芯片性能，已经逼近物理和成本极限；
通过降低时间常数τ、对芯片进行逻辑折叠的“时间缩微”，正在成为绕开极致制程依赖的一条芯片设计新路径。
这就是华为提出的“韬定律”，用于取代那个芯片设计领域的摩尔定律。
基于这一定律，何庭波指出，预计到2031年，基于该路线的高端芯片晶体管密度将达到等同于1.4纳米制程的水平。
要知道，即便是台积电和英特尔的1.4纳米制程工艺，也要到2029年才能进入量产阶段。
1965年4月19日，美国《电子学》杂志刊登了时任仙童半导体研究开发实验室主任戈登·摩尔（Gordon Moore）的一篇文章《将更多组件塞进集成电路》。
在这篇仅有四页半的短文中，戈登·摩尔提出了自己的观察：
从1959年集成电路问世以来，集成电路上的组件数量大约每一年翻一番，与此同时，他还预测，这一趋势至少在未来十年内将继续保持。
这一观察就是后来大名鼎鼎的摩尔定律，并在1975年被摩尔本人修订为“每两年翻一番”。
摩尔定律在随后很长一段时间里，一直是是全球半导体产业的“行业契约”，并驱动了人类历史上最伟大的技术爆炸：
从个人电脑到智能手机，从互联网到人工智能，算力呈指数级增长，而成本却持续下降。
1974年，IBM科学家罗伯特·丹纳德（Robert Dennard）等人发表论文，提出了丹纳德尺度理论（Dennard Scaling）。
该理论指出，随着晶体管尺寸按比例缩小，电压和电流也在按比例降低，并可维持恒定电场，从而保持功率密度不变。
这一理论与当时已经大行其道的摩尔定律完美契合：晶体管数量指数增长的同时，性能/功耗比和性能/成本比也同步在提升。
也是在这一理论加持下，FinFET、全环绕栅（GAA）等架构进一步延长了这一黄金时代。
然而，这一“行业契约”在21世纪初开始出现裂痕。
2005年前后，丹纳德尺度首先失效，随着芯片特征尺寸进入90nm以下，传统二氧化硅的栅极绝缘层变薄导致量子隧穿漏电流激增，电压无法继续按比例降低，“暗硅”（Dark Silicon）现象出现——芯片上越来越多的晶体管因功耗限制而无法同时工作。
时钟频率自此停滞，多核架构开始成为主流。
在这之后，提到智能手机和笔记本电脑的性能时，CPU有多少核心，有多少大核和小核越来越多被提及，并间接成了衡量CPU性能的重要参数，正是出于这一原因。
不过，几何尺度（纯维度收缩）并没有因此瞬间坍塌，而是经历了多次被质疑和反转，反转背后是英特尔等公司通过EUV光刻、FinFET等技术持续升级，将芯片制程节点一再推进到了7nm、5nm，乃至更先进的工艺。
就在今年，正是18A制程工艺（1.8nm）的推出，让本已被英伟达、AMD赶超的英特尔，再度回了一口血。
但进入7nm节点后，一些微妙的事情开始发生：
芯片制程工艺带来的回报开始急剧递减：
速度饱和使沟道长度对延迟的改善从二次方降为线性；
局部互连寄生RC主导延迟；
掩膜和EUV设备折旧成本暴涨，将2nm节点芯片设计预算提升到了超10亿美元；
单位晶体管成本不再下降，甚至在某些先进节点出现了上升的情况；
……
正是这一系列现象的出现，2010年后，多位行业领袖公开承认摩尔定律的放缓。
在此过程中，我们看到，英特尔从14nm到10nm用了五年而非两年，打破了其“钟摆战略”，国际半导体路线图（IRDS）逐步淡化传统基于摩尔定律的预测。
实际上，戈登·摩尔本人早在2003年就曾预言“没有指数增长能永远持续”。
到2020前后，纯几何尺度的“行业契约”事实上已经难以为继。
摩尔定律的终结并非突然死亡，而是一个渐进式衰退的过程，它标志着半导体行业从“容易的时代”转向“困难的时代”：
在物理极限（原子尺度、量子效应）、经济极限（天文数字般的投资）和应用极限（性能回报递减）三重因素挤压下，传统“节点追逐”模式难以为继，整个计算栈亟需出现新的优化目标。
2018年10月10日，上海华为全联接大会，华为轮值董事长徐直军正式对外发布了华为全栈全场景AI战略。
在此期间，此前业界猜测的华为内部代号为“达芬奇”的人工智能项目也正式亮相。
所谓“达芬奇”项目，实则是华为研究的一个芯片架构，这一架构采用3D Cube矩阵计算单元、向量单元和标量单元异构设计，支持混合精度计算，精准匹配神经网络数据流。
随着达芬奇项目一同亮相的，还有华为面向人工智能领域，基于达芬奇架构的首批自研AI芯片——Ascend 910（训练）和Ascend 310（推理）。
据华为当时给出的官方数据显示，Ascend 910单芯片FP16算力达256 TFLOPS，计算密度业界领先。
这是华为“造芯”战略的一个重要里程碑，但更大的考验随之而来。
2019年5月，美国将华为列入实体清单，2020年进一步收紧出口管制，华为至此被切断了来自全球先进制程的供应，华为半导体团队由此开始了他们长达六年的长征。
在极端压力下，2020-2026年间，华为半导体团队设计并量产了381颗芯片，覆盖移动、AI、汽车、基础设施等领域。
面对先进光刻技术受限，他们将优化目标从“几何尺度”转向时间尺度（τ scaling）——即系统性降低单一特征时间常数τ，从皮秒级晶体管到秒级系统工作负载。
2026年5月25日，在IEEE ISCAS大会上，何庭波正式提出了韬定律（τ Scaling Law），提出以时间而非晶体管面积作为主要优化指标。
这里值得一提的是，作为华为深耕芯片领域20年的老将，何庭波自1996年加入华为后，历任芯片业务岗位（开发、研究、架构、供应链）、研发部长、海思总裁、2012实验室总裁，现任科学家委员会主任、ITMT主任、半导体业务部总裁。
她指出：
一味地通过缩小晶体管尺寸的“几何缩微”来提升晶体管密度和芯片性能，已经逼近物理和成本极限；
通过降低时间常数τ、对芯片进行逻辑折叠（LogicFolding）的“时间缩微”，正在成为绕开极致制程依赖的一条芯片设计新路径。
韬理论自此也成了自丹纳德尺度理论（Dennard Scaling）后，又一个跨越整个计算栈的共享优化目标。
据何庭波给出的技术分析：
在移动SoC领域，LogicFolding技术成为关键突破：将数字、模拟和内存电路分区到垂直堆叠有源层，通过超细间距混合键合缩短关键路径线长，降低寄生RC。
在固定器件节点下，Kirin 2026实现了晶体管密度从155提升至238 MTr/mm²（提升了55%），SoC性能核能效提升了41%，频率提升了13%。
未来通过多层折叠，预计到2035年密度会进一步提升。
在AI系统层面，Unified Bus（内存语义统一总线）将远程访问延迟从数十微秒降至约100ns（降低了约500倍）；近封装Hi-ONE光I/O和3D Folding解决N²-vs-N扇出困境，使内存带宽、I/O和电源交付从周长扩展到表面，实现与计算能力同步的N²尺度。
到2035年，AI硬件集成度预计增长超过100倍。
此外，华为基于这一定律还为自己制定了一个先进芯片发展目标：
预计到2031年，基于该路线将使高端芯片晶体管密度达到等同于1.4纳米制程的水平。
尽管华为造芯在业界已经不是什么秘密，尽管华为过往已经陆续对外透露了些许异构计算、软硬协同、算法定义芯片的理念，但韬定律的提出与公布，依然在业界引起了轩然大波。
在经历了先进制程卡脖子后，国产芯片的发展一直备受全球关注。
在全球产业大分工时代，没有全球供应链的协同，中国能否跑出一个能够与英伟达、英特尔、AMD等掰手腕的芯片巨头，这是全球芯片产业热度最高的问题之一。
实际上，在大模型这样的人工智能新范式引爆算力需求后，全球算力产业也在经历着一次重塑，全球科技巨头开始自研芯片、芯片产业链在后摩尔定律时代寻求新范式，这时，中国芯片产业已经悄悄完成了一次底层重塑。
我们能够看到的是，国内芯片产业在设计、制造、封测等方面逐渐补充着短板，一批龙头企业开始从幕后走到台前。
首先是国内头部晶圆厂商已经攻克7nm制程工艺，7nm国产芯片生产制造已经成熟稳定；
其次是国内包括寒武纪和“GPU四小龙”在内的一批GPU厂商开始成长起来，成为国产AI算力生态的一股重要力量；
再加上华为、阿里、百度等科技巨头巨资投资进行芯片自研，开始走类苹果的软硬协同路线，让模型、算法与芯片得到了进一步协同。
尤其是华为与DeepSeek一波联动（DeepSeek V4迁移至华为昇腾950PR），让处于全球芯片产业链顶端的英伟达，都感受到了危机。
英国路透社在4月底的一篇报道中就曾指出，在DeepSeek V4迁移至华为昇腾950PR消息一经公布后，国内包括字节、阿里、腾讯在内的互联网巨头都开始与华为接洽，商谈芯片订单事宜。
而在韬定律为后摩尔时代指出的这条路上，尤其是在7nm之后，纯尺寸缩微的回报趋于平缓时，行业竞争重心从制程缩微转向架构创新、系统优化、3D集成、算法协同。
在这样的新范式下，中国能否培养出一个全球芯片巨头？
本文来自微信公众号“锌产业”，作者：山竹，36氪经授权发布。
发布时间：2026-05-26 09:00
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